Как использовать const в verilog

вместо 

module ... ( .. )  ;

     #15 
endmodule

Я хочу использовать 

module ... ( ... ) ;
 // GateDelay is a const, like in c language const int GateDelay = 15 ;
 # GateDelay     

endmodule

или же

module ... ( ... ) ;
 // assume Wordsize is defined at " define Wordsize 15 "
 reg [ Wordsize -1 : 0 ] mem ;

endmodule

могу ли я сделать это желание в verilog ?

8
const hdl system-verilog verilog

2 ответов

у вас есть несколько вариантов :

  • макросы с `defines
  • parameters
  • localparams

вот небольшой пример со всеми ними.

`define CONSTANT_MACRO 1          /* important: no ';' here */
module mymodule
    #( parameter WIDTH = 5 )
    ( 
      input wire [WIDTH-1:0] in_a,
      output wire [WIDTH-1:0] out_a
    );

    localparam CONSTANT_LOCAL = 2;

    assign out_a = in_a + `CONSTANT_MACRO - CONSTANT_LOCAL;

endmodule
17

для случаев, которые вы перечислили, я бы рекомендовал параметры.

Как и директива компилятора C, " define является глобальным для компиляции. Если ваш код когда-либо будет использоваться с кодом, который вы не контролируете, вам нужно будет быть осторожным здесь.

параметры всегда локальны для области модуля, поэтому идентично названные параметры в разных элементах дизайна не будут конфликтовать друг с другом. Они также имеют то преимущество, что их можно переопределить в каждом экземпляре основа.

module #(parameter DATA_WIDTH = 1) busSlave(
  input [DATA_WIDTH-1:0] bus_data,
  input                  bus_wr,
  ...
);

endmodule


module top;

  //DATA_WIDTH is 32 in this instance
  busSlave #(.DATA_WIDTH(32)) slave32(
    .bus_data(data_0),
    .bus_wr(wr_0),
    ...
    );

  //DATA_WIDTH is 64 in this instance
  busSlave #(.DATA_WIDTH(64)) slave64(
    .bus_data(data_1),
    .bus_wr(wr_1),
    ...
    );


endmodule
4